第五人格魔犬秘闻任务:什么是AMI與IBIS?如何輕松完成DDR5設計?

2019-05-14 13:47:07 來源:community cadence.com
在SerDes設計領域,IBIS和AMI是對SerDes通道進行建模的方式,可以在保證設計性能的前提下,確保信號成功地在不同芯片之間進行傳輸。當下,我們的行業正面臨著巨大的變化,IBIS和AMI的含義需要被更多設計領域的人了解。DFE均衡(判決反饋均衡)即將被規定包含在DDR5標準之內, 這將需要運用IBIS + AMI進行建模,從而設計出諸如新一代DIMM的能夠承載DDR5 DRAM的系統。

第五人格直播 www.asnlo.icu IBIS
 

IBIS代表I/O緩沖器信息規范,創建于20世紀90年代初。那時,信號完整性問題剛剛開始受到關注,Quad Design公司制作了第一個成功商業化的信號完整性工具,包含專有模型和元器件庫。 1993年,Intel公司決定摒棄大量專有元器件庫的方式,邀請包括Cadence在內的其它公司進行合作,共同制定通用標準。當時,Intel正嘗試為全新PCI標準制定驅動程序要求。此次合作結果為業內奠定了最初標準——IBIS 1.1。該標準涵蓋了上拉和下拉晶體管及其轉換時間、鉗位二極管(用于壓制反射)以及封裝引腳模型(包括電感、電阻和電容);無論有沒有驅動晶體管,輸入模型也將是相同的。IBIS 2.1版本在1994年成為ANSI / EIA標準,自此之后便進一步發展著。
 

均衡


上圖描述的即是均衡問題。 理想化的輸入比特流是一個完美的方波。 由于通道在不同頻率存在不同程度的衰減,到達接收器的信號則會非常失真。因此,輸入信號里的時鐘和數據就必須被重新恢復。
 

多種形式的均衡皆可用于應對通道中的信號損失。 在信號發送端,預加重或去加重可以補償通道損失。 例如,預加重通?;嵩鑾啃藕諾母咂搗至懇悅植雇ǖ瀾峒躒醮蟛糠中藕諾氖率?。通道本身由封裝引腳和電路板走線組成,因而無法對其進行任何主動改變,而被動效應則需要建模。
 

在信號接收端,自動增益控制(AGC)首先將輸入信號提高到足以檢測到的強度,連續時間線性均衡(CLTE)再對符號間的干擾(在相鄰兩個位數據之間)進行消除。 而真正智能的技術(以及大部分區域和電源)則在于時鐘數據恢復(CDR),CDR從輸入的模擬信號中重新生成時鐘;以及判決反饋均衡(DFE),DFE使用FIR濾波器,并自適應調整抽頭系數。這一技術方法需要良好穩定的信號,因此AGC和CTLE被放置在接收器的前端。

 


如上所示的眼圖,橫坐標為時間,縱坐標為信號電壓。 綠色高斯函數表示CDR導出時鐘轉換的位置,紅色高斯函數則表示1電壓和0電壓的分布狀況(二者單獨分布)。
 

只要重新恢復的時鐘的中點接近眼睛的中心,并且DFE使兩個紅色峰值保持分離又緊密相連的狀態——這意味著它能夠正確辨別出電壓值1和0之間的b0,圖示中間的眼睛就會打開。顯然,如果時鐘恢復漂移得太遠,或者0和1電壓過于接近——即使只是偶爾才會出現如此狀況——比特誤碼則會產生,而眼睛也將關閉(當數百萬信號重疊時)。
 

AMI
 

AMI,算法建模接口,是為實現更好地通道建模而在2007年對IBIS進行的擴展。 Cadence在推動AMI標準化流程方面處于領先地位。 AMI中的“算法”是指它是可執行代碼(可以用任何語言編寫,C語言最為典型),并與傳統的IBIS電路級模型共同工作。 通過使用編譯代碼,而不是像IBIS這樣的文本文件,AMI允許用戶更深入地訪問片上技術而無須擔心泄露任何“秘密資料”。 由于通常發射端與接收端制造商并不相同,AMI可實現即插即用仿真。
 


不同于并行鏈路,高速串行鏈路不需要大量引腳并成為了數據進出芯片和存儲器的主要方式。然而,它卻需要大量的數據流量被進行仿真,這就是AMI所要解決的問題。而大量數據流量需要被仿真的原因有三:
 

  1. 確保鏈路可靠地工作需要創建眼圖(如右圖所示)。 為了保證眼圖睜眼則需要仿真大量位數據,一方面確保信號總是遠低于或高于眼睛,另一方面則確保重新生成的時鐘精準到足以使中點位于眼睛的中心。
     

  2. 串行鏈路的主要特點是誤碼率(BER),其在10-12或10-16的情況下可為1。 使用SPICE也許可以仿真幾百個位數據,但通常而言要獲得精確估計的BER則需要仿真一百萬個位數據。
     

  3. 數千兆位SerDes使用自適應均衡,而不是“一勞永逸”的初次設置事后不管的均衡方式。 這就在均衡穩定和鎖定之前需要大量的數據流量,而這一切發生在傳輸任何實際流量開始之前。 自適應均衡在每千個位數據左右進行一次調整:使時鐘再生從而保持眼睛居中,同時盡量將峰值分布在通過接收端的0和1上以使它們保持良好分離(并盡量保持較窄的分布距離,以避免信號有時會使眼睛縮小的情況)。
     

十年以來,數據速率已從2.5 Gbps提高到25 Gbps,并且將很快提高到120 Gbps。 隨著未來的設計水平不斷提高,400 Gbps甚至1 Tbps(1000 Gbps)的數據速率指日可待。 信號編碼已經從單眼發展到多眼PAM4,這就對設計精度提出了更高的要求。
 

基本要求是需要用非??燜俸途返木餑P屠捶掄娣淺4蟮謀忍亓?。 AMI可以完全滿足此項要求。
 

串行鏈路的信號完整性分析由三個階段組成:首先表征通道,然后執行大比特流通道仿真,最后對輸出進行后處理以檢查睜眼情況和BER值。

 


表征通道由脈沖響應實現。 輸入一個階躍信號,并使用電路仿真器獲得階躍響應,進而推導出脈沖響應并捕獲驅動器和接收器之間的任何互連行為。
 


通過將脈沖響應與比特流卷積產生原始波形,實現通道仿真。 即使在進行復雜的自適應均衡時,數百萬個位數據的仿真也可以在幾分鐘內完成。 上圖展示了這些部分的聯系性。

 

DDR5
 

在預計將于今年發布的DDR5標準中,DRAM將被指定涵蓋DFE(判決反饋均衡)能力。 而在實踐中,DFE建模就意味著創建和使用AMI模型。 實際上,近十年來用于分析串行鏈路的技術正在擴展應用到并行存儲器接口領域。
 

然而,SerDes和DRAM在本質上存在著一些差異。 串行鏈路通常很長且有損耗,而DRAM則較短且損耗較少。 低損耗貌似值得稱贊,在某些方面它確實如此,但是反射會在低損耗鏈路中持續長時間的反彈,而在較長的串行鏈路中則由于高損耗而迅速衰減。 這就是DRAM需要使用DFE的原因:DFE會消除錯誤并解決反射問題。 SerDes中僅有一個發射器和一個接收器; 但是像PC和服務器這樣的系統通常在同一條總線上有多個DIMM,有時還會有未插入的插槽,以上這些都會使反射問題變得更加棘手。
 

雖然JEDEC尚未最終完成DDR5標準,但是不論是我們的知識產權設計團隊、DRAM供應商,還是我們在全力開發新一代信號完整性(SI)方案)的Sigrity產品線團隊,都不希望耗時在等待上。 開發進展刻不容緩,我們需要及時地做出必要的改變和調整,以在最終標準出臺時滿足用戶要求。
 

AMI Builder
 

AMI Builder的目標是使用戶能夠從已知、良好的AMI??榭庵鋅燜俟菇ǚ螴BIS的AMI模型,而不是從頭開始在空白文本編輯器上費力編寫容易出錯的代碼。 如果用戶不具備類似C語言的良好的軟件開發專業知識,那么應用難度無疑會陡然增加。
 


AMI Builder的基本方法是為發射器配置諸如FFE(前饋均衡)等構件。然后向導器會令用戶對參數進行設置,某些情況下也會對參數進行自動計算。 例如,上圖顯示的是為FFE設置參數,然后令其計算抽頭值。 圖表可以直接從向導器中繪制,而無需執行仿真。
 


接收器路徑如上圖所示。AGC表示自動增益控制,CTE(或CTLE)是連續時間(線性)均衡器,DFE代表判決反饋均衡。 信號從通道左側進入,在右側則輸出數據和已恢復的時鐘。
 

一旦在向導器中設置好選項,模型就會立即被編譯成DLL并可進行仿真和測試。在測試過程中,??榭梢愿菪枰黃粲?、禁用、編輯或刪除。該流程的一大優勢是可以令用戶專注于架構而無需費心編碼,同時為用戶提供輕松迅捷地按鈕式模型創建方式。
 

AMI建模和AMI Builder技術最初為SerDes應用程序開發,現已擴展到DDR應用領域。
 

針對DDR4的AMI


DDR4已經帶來了一些新挑戰,特別是DQ掩膜一致性檢查。該功能可確保眼睛保持在掩膜之外,從而保證系統正常工作。 如上圖所示,掩膜是中間的矩形框,而信號則成功地圍繞其周,這意味著眼睛已睜開到足以符合標準的程度。
 


誤碼率(BER)分析也必不可少,因此我們需要通道仿真和浴盆曲線。 這里的浴盆曲線和與其同名的可靠性浴盆曲線毫無關系,后者用于在半導體使用壽命的開始和結束時顯示高故障率(即早期故障期和后期老化期)。信號完整性浴盆曲線是通過給輸入信號添加抖動和噪聲來得到的。上圖的中心窗格即顯示浴盆曲線。 其中有兩個浴盆,一個是使用抖動來獲得水平的(時間角度)浴盆,另一個則是使用噪聲來獲得垂直的(信號角度)浴盆。
 

由于需要的比特數量極大(數十萬甚至數百萬),使用IBIS-AMI模型估算是唯一真正可行的方法。 2017年夏季,Cadence為DDR4提供了第一款IBIS-AMI模型,并于2018年初在DesignCon上進行展示。
 

與串行鏈路相比,DDR的另一個變化是:由于它是一個并行接口,因而存在碼間干擾和同步開關噪聲,這些都需要在總線特性仿真中捕獲。
 

針對DDR5的AMI
 

首先請注意,JEDEC還沒有最終確定DDR5標準,因而任何改變都有可能發生。但是既然已經臨近發布,那么關鍵問題如數據速率的改變幾率則非常之低。如下是相關描述:
 

  • 基于掩膜的合規性檢查(應用于DDR4中,前文已做討論)將繼續進行

  • 電源電壓將從DDR4的1.2V降至DDR5的1.1V

  • 數據速率將高達6.4 Gbps

  • 片上端接(上拉用于地址總線,而不僅僅局限于數據總線

  • FFE、CTLE和DFE預計將在控制器端用于數據總線(有關均衡方法的更多詳細信息,請參閱:了解DDR技術之前需要知道什么是AMI與IBIS)

  • 數據總線方面,DFE也將應用于內存端
     

如此看來,通道仿真和AMI Builder將成為引領未來設計的關鍵所在,特別是對于需要首次創建AMI模型的新一代工程師而言。

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