第五人格图片q版医生:集成電路制造工藝從入門到精通

2019-05-14 13:23:37 來源:EETOP
如果你從事IC設計,學一些集成電路工藝及制造,對設計的提高應該很有幫助。如果你從事集成電路工藝及制造那么本文應該更加適合與你。

第五人格直播 www.asnlo.icu 今天為大家推薦一門線上課程,可以在短時間內了解集成電路工藝以及工程應用,而對于已經有一定經驗的行業從業者,則可以快速提高自己的專業水平。

本課程是基于《集成電路制造工藝與工程應用》一書內容,為了使視頻更通俗易懂,還會加入作者編寫書時的思路和想法,同時也會補充部分原書沒有的內容。
 

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適用人群

 

工藝制程整合工程師 /工藝研發工程師 /工藝可靠性工程師/ 工藝客戶工程師/ 器件設計工程師/ 版圖設計工程師

 

集成電路制造工藝培訓課程內容介紹:

 

介紹集成電路工藝技術逐步發展到CMOS的過程,也介紹了從CMOS衍生出來的特殊工藝(BCD、BiCMOS和HV-CMOS)的特點和應用,同時還包含儲存工藝技術(DRAM工藝技術、Flash EEPROM工藝技術、EEPROM工藝技術)和儲存器(OTP儲存器、SRAM 儲存器和ROM 儲存器)的內容,還介紹了業界的先進工藝技術(應變硅技術、HKMG技術、SOI技術和FinFET技術)出現的原因,物理原理和工藝制程的實現過程。最后介紹典型工藝??椋⊿TI、LOCOS、硬掩膜版、HCI效應和LDD IMP)的特點和物理機理。

 

本系列培訓課程共分十六節內容

 

第一講:崛起的CMOS工藝技術

第二講:特殊工藝技術和儲存器

第三講:MOS晶體管的發展和面臨的挑戰

第四講:應變硅技術物理機理

第五講:應變硅技術的應用

第六講:HKMG技術的原理

第七講:HKMG技術的應用

第八講:SOS技術和SOI技術

第九講:PD-SOI和FD-SOI技術

第十講:FinFET和UTB-SOI工藝技術

第十一講:隔離技術-PN結隔離技術

第十二講:隔離技術-LOCOS(硅局部氧化)隔離技術

第十三講:隔離技術-STI(淺溝槽)隔離技術

第十四講:硬掩膜版技術

第十五講:漏致勢壘降低效應和溝道離子注入

第十六講:熱載流子注入效應與輕摻雜漏工藝技術

 

希望通過學習本培訓課程讓工程師快速掌握以下內容:

 

1. 理解工藝技術的發展過程,CMOS崛起和占據主導地位的原因。

2. 掌握特殊工藝(BCD、BiCMOS和HV-CMOS)的特點和應用。

3. 了解儲存工藝技術(DRAM工藝技術、Flash EEPROM工藝技術、EEPROM工藝技術)和儲存器(OTP儲存器、SRAM 儲存器和ROM 儲存器)的特點。

4. 熟悉先進的工藝技術(應變硅技術、HKMG技術、SOI技術和FinFET技術)出現的原因、物理原理和工藝實現過程。

5. 掌握典型工藝??椋⊿TI、LOCOS、硬掩膜版、HCI效應和LDD IMP)的特點和物理機理。

 

希望通過本課程幫助從事集成電路相關工作的工程師構建一個完整的集成電路工藝知識體系,提高工程師利用工藝知識分析設計規則、芯片內部寄生效應、器件二級效應、芯片可靠性等的專業能力。

 

第一講的主要內容:(崛起的CMOS工藝技術)

 

  1. 介紹早期雙極型工藝技術,它是最早出現的集成電路制程技術,它功耗大,不能滿足大規模集成電路的要求。

     

  2. 介紹早期NMOS和PMOS工藝技術,它的特點是集成度高,但是速度低。

  3. NMOS和PMOS工藝技術的鋁柵工藝存在套刻不齊問題。介紹多晶硅柵工藝技術的優勢和特點。

  4. 介紹CMOS工藝技術,集成度高,功耗低。隨著技術發展,它是大規模集成電路的必然趨勢。

  5. 介紹CMOS閂鎖效應的物理機理,通過CMOS中寄生的NPN和PNP形成的等效電路的工作原理介紹閂鎖效應的物理機理。

  6. 介紹早期SOS CMOS集成電路,制造在藍寶石SOS上的集成電路可以防止閂鎖效應。

     

第二講的主要內容:(特殊工藝技術和儲存器)

 

  1. 介紹BiCOMS工藝技術,BiCMOS是把BJT和CMOS器件制造在同一芯片上,綜合BJT的高跨導、強驅動能力和CMOS器件的低功耗、高集成度的優點。

  2. 介紹BCD工藝技術,BCD是把BJT,CMOS和DMOS器件同時制作在同一芯片上,除了綜合了BJT的高跨導和強負載驅動能力,以及CMOS的高集成度和低功耗的優點,它還綜合了高壓DMOS器件的高壓大電流驅動能力。

  3. 介紹HV - CMOS工藝技術,HV-CMOS工藝技是把CMOS和DDDMOS/FDMOS制造在同一個芯片上,它是傳統CMOS工藝制程技術向高壓的延伸,可以支持高壓信號輸出。

  4. 介紹DRAM工藝技術,DRAM為動態隨機存儲器,它的一個單元僅需一個晶體管,密度高,DRAM的信息以電荷的形式存儲在電容上。

  5. 介紹Flash EEPROM工藝技術,Flash EEPROM為閃存電可擦除可編程只讀存儲器,很多FLASH使用雪崩熱電子注入方式來編程,通過隧穿原理(F-Ntunneling)電擦除存儲的內容,它只能實現大塊存儲單元同時擦除,它沒有字選擇線,一個存儲單元只有一個晶體管。

  6. 介紹EEPROM工藝技術,EEPROM為電可擦除可編程只讀存儲器,它編程和擦除的原理都是F-N tunneling, 它能實現對單個存儲單元擦除,它有字選擇線,一個存儲單元包含兩個晶體管。

  7. 介紹OTP儲存器、SRAM 儲存器和ROM 儲存器等。

 

 

第三講的主要內容:(MOS晶體管的發展和面臨的挑戰)

 

  1. 介紹鋁柵和多晶硅柵(Polysilicon),MOS最初的柵極材料是鋁,但是鋁柵存在套刻不齊問題會影響集成度,后期利用多晶硅柵代替鋁柵。

  2. 介紹柵極金屬硅化物(Polycide),多晶硅柵的缺點是電阻率高,雖然對MOS器件的直流特性是沒有影響的,但是它嚴重影響了MOS器件的高頻特性,利用多晶硅和金屬硅化物是雙層材料代替多晶硅柵,降低柵極的電阻。

  3. 介紹漏極輕摻雜(LDD)結構,隨著MOS器件的特征尺寸縮小到亞微米,溝道電場強度不斷加強,出現嚴重的熱載流子注入效應,為了改善這個問題引入LDD IMP工藝技術。

  4. 介紹自對準金屬硅化物(Salicide),MOS器件的特征尺寸縮小到深亞微米以下,接觸孔的尺寸不斷縮小,導致接觸電阻升高了(200ohm以上),利用金屬硅化物(silicide)降低有源區的電阻和接觸電阻。

  5. 介紹溝道離子注入和口袋離子注入,MOS器件的特征尺寸縮小到深亞微米,源漏之間的耗盡區相互靠近,導致DIBL,形成漏電流,為了改善這個問題,利用溝道離子注入和暈環/ 口袋離子注入增加溝道區域的離子濃度從而減小源漏與襯底之間的耗盡區寬度,改善漏電流。

  6. 介紹應變硅和提高源漏(RSD),MOS器件的特征尺寸不斷縮小到90nm及以下,為了抑制短溝道效應,從而提高溝道摻雜濃度,但是高摻雜的溝道會增大庫倫散射,導致器件的速度降低。為了改善這些問題,利用RSD技術在源漏區嵌入應變材料,改善器件的速度。

  7. 介紹高K介質-金屬柵(HKMG),MOS器件的特征尺寸不斷縮小45nm及以下,柵氧化層的厚度減小到2nm以下,電子以波的形式越過柵氧化層,形成柵極泄漏電流。為了改善這個問題,引入HKMG技術。

  8. 介紹全耗盡 – FD-SOI(Fully DepletionFD-SOI),MOS器件的特征尺寸不斷縮小22nm及以下,僅僅依靠提高溝道的摻雜濃度和降低源漏結深已不能很好的改善短溝道效應。

利用FD-SOI( Fully Depleted SOI 全耗?。┚騫芨納貧坦檔佬в?。

  1. 介紹鰭型場效應晶體管 –FinFET,MOS器件的特征尺寸不斷縮小22nm及以下,采用三維立體型結構的體FinFET和SOI FinFET代替平面結構的MOSFET作為集成電路的晶體管改善短溝道效應。

     

第四講的主要內容:(應變硅技術物理機理)

 

 
  1. 介紹應變硅技術的概況,包括應變硅技術出現的背景和應變硅技術概念。

  2. 介紹應變硅技術的發展,20世紀80年代,應變硅技術開始出現。2002年,Intel公司將應變硅技術應用于90nm CMOS工藝技術。

  3. 介紹電子電導有效質量,在硅襯底材料中,硅具有多能谷的能帶結構,其導帶由六個簡并能谷構成,這六個簡并能谷分別有六個導帶極值。

  4. 介紹單軸壓應力使導帶分裂,對硅材料施加單軸壓應力可以使導帶底的六個簡并能谷發生分裂,原有的六重簡并的能谷分裂為兩組:一組是能量較高的四重簡并能谷即次能谷(Δ4);一組是能量較低的二重簡并能谷即主能谷(Δ2)。

  5. 介紹單軸壓應力改變聲子散射幾率,當硅受到單軸壓應力時能谷分裂,Δ2能谷能量下降,而Δ4能谷能量上升,它們存在較大的能量差,從而減小能谷之間的聲子散射幾率。

  6. 介紹單軸張應力使導帶分裂,對硅材料施加單軸張應力可以使導帶底的六個簡并能谷發生分裂,原有的六重簡并的能谷分裂為兩組:一組是能量較高的二重簡并能谷即次能谷(Δ2);一組是能量較低的四重簡并能谷即主能谷(Δ4)。

  7. 介紹單軸張應力改變聲子散射幾率,當硅受到張應力時能谷分裂,Δ2能谷能量上升,而Δ4能谷能量下降,它們存在較大的能量差,從而減小能谷之間的聲子散射幾率。

  8. 介紹單軸壓應力使價帶分裂,施加單軸壓應力時,重空穴帶和輕空穴帶發生分裂,輕空穴帶上升,重空穴帶下降,空穴首先占據輕空穴帶。施加單軸張應力時,輕空穴帶下降,重空穴帶上升,空穴首先占據重空穴帶。

 

第五講的主要內容:(應變硅技術的應用)

 

  1. 介紹源漏區嵌入SiC應變技術概述,源漏區嵌入SiC應變技術被廣泛用于提高NMOS的速度,利用硅和碳晶格常數不同,從而對溝道產生應力,改變硅導帶能谷的簡并,降低電子的電導有效質量和散射幾率。

  2. 介紹選擇外延技術,選擇外延技術是利用外延生長的基本原理,以及硅在絕緣體上很難核化成膜的特性,在硅表面的特定區域生長外延層而其他區域不生長的技術。

  3. 介紹SiC材料外延生長工藝,通過CVD淀積和濕法刻蝕技術,進行多次淀積和多次刻蝕的方式來外延生長SiC應變材料。

  4. 介紹外延生長SiC工藝制程。

  5. 介紹源漏區嵌入SiGe應變技術概述,源漏區嵌入SiGe應變技術被廣泛用于提高PMOS的速度,利用鍺和硅晶格常數不同,從而對溝道產生單軸壓應力,改變硅價帶的能帶結構,降低空穴的電導有效質量。

  6. 介紹外延生長SiGe工藝制程。

  7. 介紹應力記憶技術概述,包括應力記憶技術的概念和應力記憶技術遇到的問題。

  8. 介紹影響應力記憶技術的因素。

  9. 介紹應力記憶技術工藝制程。

  10. 介紹接觸刻蝕阻擋層應變技術概述,接觸孔刻蝕阻擋層應變技術的概念,NMOS單軸張應力CESL,PMOS單軸壓應力CESL。

  11. 介紹淀積不同應力氮化硅薄膜的原理,接觸孔刻蝕阻擋層SiON,張應力的Si3N4薄膜(NMOS),壓應力的Si3N4薄膜(PMOS)。

  12. 介紹接觸刻蝕阻擋層工藝制程。

 

 

第六講的主要內容:(HKMG技術的原理)

 

  1. 介紹多晶硅柵極疊層結構的發展。

  2. 介紹Poly/SiON柵極疊層結構,純二氧化硅柵介質層的漏電問題,解決柵極漏電的方案,SiON具有三方面的優點。

  3. 介紹柵氧化層的氮化工藝,爐管熱處理氮化工藝,等離子氮化工藝。

  4. 介紹HKMG工藝技術出現的背景,45nm工藝面臨的問題,HKMG工藝技術。

  5. 介紹襯底量子效應,對于MOS器件的尺寸減少到90nm以下,柵氧化層厚度也不斷減小,柵氧化層的厚度小于2nm,載流子的物理特性不再遵從經典理論,其量子效應會變得非常顯著,在柵電極下產生一個額外的串聯電容。

  6. 介紹多晶硅柵耗盡效應,當器件反向偏置時,柵與襯底之間存在壓差,它們之間存在電場,使多晶硅靠近氧化層界面附近的能帶發生彎曲,并且電荷耗盡,從而形成多晶柵耗盡區。該耗盡區會在多晶硅柵與柵氧化層之間產生一個額外的串聯電容。

  7. 介紹等效柵氧化層厚度,業界通常利用低頻和高頻的電容電壓(C-V)特性曲線提取MOS器件柵介質的電學厚度。MOS器件的柵介質的電學厚度是柵極電荷質心與襯底電荷質心的距離。

  8. 介紹柵極泄漏電流,當SiON的厚度小于2nm時,它不再是理想的絕緣體,柵極與襯底之間的電子將出現量子化,它表現為波動性,載流子以波的形式繞過氧化層的勢壘形成量子隧穿效應,在柵極與襯底之間形成柵極泄漏電流。

  9. 介紹高介電常數介質層。

 

第七講的主要內容:(HKMG技術的應用)

 

  1. 介紹HfO2和HfSiON取代SiON作為柵氧化層的優點和引起的問題。

  2. 介紹解決不兼容的方法,半導體業界利用金屬代替多晶硅作為器件柵極材料,在高K介質材料與襯底之間的界面插入一層極薄的SiON薄膜。

  3. 介紹先柵工藝遇到的問題,先柵工藝需要經歷源漏離子注入高溫退火激活工藝,對于大多數金屬柵極材料,在經過高溫退火后,功函數都會漂移到帶隙中間,從而失去調節閾值電壓的作用。

  4. 介紹淀積覆蓋層的工藝,是原子層淀積(Atomic Layer Deposition,ALD)或物理氣相淀積技術。

  5. 介紹高K介質材料面臨的問題,解決方法和淀積HfSiON的方法。

  6. 介紹先柵工藝技術工藝制程,金屬嵌入柵極工藝技術與傳統的Poly/SiON工藝技術流程類似,只是多了在高K介質材料與多晶硅柵嵌入“覆蓋層”的工藝步驟。

  7. 介紹后柵工藝技術。

  8. 介紹后柵工藝技術的優勢,高K介質層和柵極金屬材料是在高溫熱退火后形成的,性能要比后柵工藝的好。

  9. 介紹后柵工藝工藝制程。

  10. 介紹HKMG工藝技術存在的問題,雖然HKMG利用金屬柵極和高K柵介質層解決了多晶硅耗盡問題和柵極漏電問題,但是它也在硅襯底和高K柵介質層引入了SiON界面層,SiON界面層的削弱了高K柵介質層對先進工藝的中柵極電容的貢獻。另外,襯底溝道量子化的問題也會一直存在,在技術上也沒辦法改善它。

     

 

第八講的主要內容:(SOS技術和SOI技術)

 

  1. 介紹SOS技術的概念和優點。

  2. 介紹SOS技術改善閂鎖效應,SOS工藝集成電路對于這些宇宙粒子具有非常強的免疫力,新產生的電荷僅僅存在于PW或者NW,并不會導致閂鎖效應。

  3. 介紹SOS技術面臨的問題,形成位錯、孿晶和堆垛層錯等缺陷,導熱性差,在硅中形成壓應力等。

  4. 介紹SOI技術的概念和制造SOI晶圓的技術。

  5. 介紹注氧隔離(SIMOX)技術,制備SOI晶圓流程,優缺點。

  6. 介紹鍵合(BESOI)技術,制備SOI晶圓流程,優缺點。

  7. 介紹智能切割(Smart-Cut)技術,制備SOI晶圓流程,優缺點。

     

第九講的主要內容:(PD-SOI和FD-SOI技術)

 

  1. 介紹PD-SOI技術,體CMOS 和SOI CMOS比較。

  2. 介紹PD-SOI器件的翹曲效應,翹曲效應對器件和電路的影響。

  3. 介紹PD-SOI器件中寄生雙極晶體管效應。

  4. 介紹PD-SOI器件柵感應漏極漏電流,影響柵感應漏極漏電流的因素。

  5. 介紹PD-SOI器件自加熱效應,BOX不但提供了電學隔離,同時也造成了熱隔離。因為SiO2的熱導率約為硅的1/100,在SOI器件工作時,它自身產生的熱量不易傳遞出去,形成熱量堆積,導致自加熱效應。

  6. 介紹PD-SOI器件體接觸,為了抑制浮體效應,通常把體接到一個固定的電位上,從而控制體電勢的變化,這種方法稱為體接觸。體接觸的三種類型:T型柵、H型柵和BTS(Body-Tied-to-Source)型柵。

  7. 介紹FD-SOI技術的概況,優點和應用。

  8. 介紹FD-SOI技術背柵偏置,FD-SOI器件的氧化埋層的厚度很薄,只有20nm,它如同FD-SOI的第二個柵氧化層,襯底就是柵極。

  9. 介紹FD-SOI工藝流程。FD-SOI的工藝技術與MOSFET平面工藝制程是兼容的,FD-SOI的工藝技術的前段工藝制程采用了先柵HKMG和應變硅技術,后段依然是大馬士革結構的銅制程。

     

第十講的主要內容:(UTB-SOI和FinFET技術)

 

  1. 介紹FinFET的發展概況。

  2. 介紹FinFET和UTB-SOI的原理。

  3. 介紹SADP工藝技術。

  4. 介紹FinFET工藝技術流程。

     

第十一講的主要內容:(隔離技術-PN結隔離技術)

 

  1. 介紹隔離技術,對半導體集成電路里的器件進行電性隔離,保證器件之間不產生相互干擾,并且每個器件的工作都是獨立的,從而實現電路的功能。

  2. 介紹PN結隔離技術,是利用反偏的PN結漏電流非常小的原理,在集成電路中利用反偏的PN結實現器件間的相互電性隔離。

  3. 介紹雙極型工藝技術的流程。

  4. 介紹穿通問題,相鄰的兩個NPN集電區之間會發生穿通問題,當它們相互逐漸靠近時,它們的耗盡層也相互逐漸靠近,勢壘高度開始逐漸降低,電子就更容易越過這個勢壘形成漏電流,那么相鄰的NPN的集電極相互之間就會形成微弱的漏電流。

  5. 介紹改善PN結穿通的方法,增大P+?;せ返目磯群吞岣逷+?;せ返牟粼優ǘ?。

  6. 介紹寄生場效應管,當金屬線在兩個NPN之間P+?;せ返納戲膠嵯蚩綣?,會形成寄生的場效應晶體管NMOS,相鄰的兩個NPN的集電區為該寄生NMOS的源和漏,金屬線是柵。
     

第十二講的主要內容:(隔離技術-LOCOS(硅局部氧化)隔離技術)

 

  1. 介紹LOCOS隔離技術的概念,是通過熱氧化技術在器件有源區之間嵌入很厚的氧化物,從而形成器件之間的隔離,這層厚厚的氧化物稱為場氧。

  2. 介紹LOCOS隔離技術工藝流程。

  3. 介紹鳥嘴效應,生長LOCOS場區氧化層的過程中需要消耗掉大約44%的硅,氧原子橫向擴散與Si3N4掩膜下硅反應生產成氧化物,進入Si3N4掩膜下的氧化物會逐漸變薄形成鳥嘴的形狀,所以橫向延伸凹入有源區的現象被稱為鳥嘴效應。

  4. 介紹白帶效應,LOCOS場區氧化層是在高溫的濕氧的環境下反應生長的,同時在Si/SiO2界面與Si反應形成Si3N4,這些Si3N4在有源區的邊緣形成一條白帶,這種效應稱為白帶效應。

  5. 介紹穿通問題,NMOS漏端與NW之間相互靠近時,它們之間的勢壘高度開始減小,電子越過這個勢壘形成漏電流,那么相鄰的NMOS漏端與NW之間就會形成漏電流。

  6. 介紹寄生場效應管,當金屬引線從NMOS的漏端與NW之間的PW上方跨過時,會形成寄生的場效應晶體管NMOS,NMOS漏端n型有源區是源端,NW是漏端,金屬互連線是柵極。

  7. 介紹場區離子注入工藝流程。

     

第十三講的主要內容:(隔離技術-STI(淺溝槽)隔離技術)

 

  1. 介紹STI隔離技術的概念,是利用各向異性的干法刻蝕技術在襯底隔離區域刻蝕出一定深度的淺溝槽,然后利用CVD淀積氧化物,從而形成器件之間的淺溝槽隔離。

  2. 介紹STI工藝技術的流程。

  3. 介紹穿通問題,NMOS的漏端與NW之間也會發生穿通問題,PMOS漏端與PW也會有穿通問題。

  4. 介紹寄生場效應管,當金屬引線從NMOS的漏端與NW之間的PW上方跨過時,也會形成寄生的場效應晶體管NMOS。

  5. 介紹場區離子注入工藝流程。

  6. 介紹STI隔離技術存在的問題。

  7. 介紹LOD效應的概念,在利用STI隔離技術制造的CMOS集成電路中,STI溝槽中填充的是氧化硅,由于硅襯底和氧化硅的熱力膨脹系數不同,導致硅會產生壓應力擠壓鄰近MOS的有源區,引起器件的電參數發生變化,這種效應稱為STI應力效應。

  8. 介紹改善LOD效應的方法,增大STI到有效器件柵極的距離。例如增加偽器件或者直接增大STI到器件柵極的距離。

     

第十四講的主要內容:(硬掩膜版技術)

 

  1. 介紹濕法刻蝕和干法刻蝕。

  2. 介紹干法刻蝕的分類。

  3. 介紹硬掩膜版工藝技術。

  4. 介紹硬掩膜版工藝技術的應用。
     

第十五講的主要內容:(漏致勢壘降低效應和溝道離子注入)

 

  1. 介紹漏致勢壘降低效應,隨著漏極的電壓不斷升高時,漏端的電力線會沿著溝道向源極延伸,當源極和漏極的耗盡區層約等于器件的溝道長度時,源極與襯底之間的自建勢壘高度開始降低,勢壘高度降低導致漏極的電子很容易越過這個勢壘到達源極從而形成漏電流。

  2. 介紹暈環離子注入,為了抑制短溝道器件的DIBL效應,在LDD結構中使用暈環(Halo,或者稱口袋Pocket)離子注入來提高襯底與源漏交界面的摻雜濃度,從而降低源漏耗盡區的寬度,達到抑制短溝道器件的DIBL效應。

  3. 介紹淺源漏結深,源和漏結深與DIBL效應成正比,可以通過減小源和漏有源區結深改善DIBL效應。

  4. 介紹倒摻雜阱,包含阱離子注入、溝道離子注入和閾值電壓離子注入。

  5. 介紹阱鄰近效應,靠近阱邊緣的器件的電特性會受到器件溝道區域到阱邊界距離的影響,這種現象稱為阱鄰近效應(Well Proximity Effect - WPE)。

  6. 介紹反短溝道效應,在經典的理論里,對于短溝道器件,器件的閾值電壓會隨著溝道長度變小而變小,而飽和電流會隨著溝道長度的變小而增大。但是,在實際的工藝中引入了暈環離子注入,器件的閾值電壓并不會隨著溝道長度變小而變小,而是出現先增大后變小的效應,業界稱這個效應為反短溝道效應。

    第十六講的主要內容:(熱載流子注入效應與輕摻雜漏工藝技術)

 

  1. 介紹熱載流子注入效應,載流子被溝道的強電場加速形成熱載流子,并與晶格發生碰撞電離,碰撞電離會產生一群能量非常高的熱電子和熱空穴,熱電子越過Si/SiO2界面的勢壘形成柵電流,熱空穴會流向襯底形成襯底電流Isub,這種現象就是熱載流子注入效應。

  2. 介紹熱載流子導致器件的閾值電壓漂移和致勢壘降低(DIBL)效應。

  3. 介紹熱載流子導致NMOS寄生的NPN導通。

  4. 介紹熱載流子導致閂鎖效應。

  5. 介紹雙擴散漏(DDD)工藝技術。

  6. 介紹輕摻雜漏(LDD)工藝技術。

  7. 介紹側墻(SpacerSidewall)工藝技術。

  8. 介紹輕摻雜漏離子注入和側墻工藝技術的工程應用。

    課程內容摘選


         
講師簡介

溫德通,資深芯片設計工程師。暢銷書《集成電路制造工藝與工程應用》的作者。畢業于西安電子科技大學微電子學院,曾供職于中芯國際集成電路制造(上海)有限公司,負責工藝制程整合方面的工作;后加入晶門科技(深圳)有限公司,負責集成電路工藝制程、器件、閂鎖效應和ESD電路設計等方面的工作;2018年11月離開晶門科技。
 

版權申明:2018年11月10日溫德通先生已經把視頻內容授權EETOP全權負責
 

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